代码下载
parity_generator.vhd (2.0 KB)
特点：
一个奇偶校验发生器组件的VHDL源代码
可配置输入位数
奇偶校验的可配置选择
介绍
奇偶校验器评估二进制代码中“1”的数量是奇数还是偶数。这提供了一种简单的错误检查方法。奇偶校验有两种类型，结果相反。
如果原始代码中有奇数个“1”，则偶校验结果为“1”，如果有偶数个“1”，则结果为“0”。偶校验位可以附加到代码中，使“1”位的数量为偶数。
如果有奇数个“1”， 奇校验结果为“0”，如果有偶数个“1”，则结果为“1”。奇校验位可以附加到代码中，使“1”的数量为奇数。
本页详细介绍了用 VHDL 编写的奇偶校验生成器电路，用于 FPGA 和 CPLD。该组件通过并行接口读取二进制代码并输出奇偶校验位。输入代码的大小是可配置的，输出奇偶校验位是偶校验位还是奇校验位也是如此。它是使用 Quartus Prime 17.0.0 版本设计的。
操作理论
这个奇偶校验发生器使用简单的 XOR 逻辑。如图1中的真值表所示，如果高输入数为偶数，XOR 门输出’ 0 ‘，如果高输入数为奇数，则输出’ 1 '。
表 1. XOR 真值表
图1说明了奇偶校验发生器。parity_eo 输入对奇校验或者偶校验进行校正，级联 XOR 门保持运行评估。序列中的每个新门决定序列中的下一位是否使运行总数为奇数或偶数。一旦所有输入位都被评估，输出奇偶校验就会显示最终结果。
图 1 奇偶校验发生器电路
配置奇偶校验发生器
通过在ENTITY中设置GENERIC参数来配置奇偶校验发生器。表2描述了参数。
表 2. 通用参数说明
端口描述
表3描述了奇偶校验发生器的端口。
表 3 端口描述
结论
这个简单的奇偶校验生成器为可配置大小的二进制代码生成奇偶校验位。它支持偶校验和奇校验。